一種創(chuàng)新的電子堆疊技術(shù)

美國(guó)麻省理工學(xué)院團(tuán)隊(duì)在最新一期《自然》雜志上介紹了一種創(chuàng)新的電子堆疊技術(shù)。該技術(shù)能顯著增加芯片上的晶體管數(shù)量，從而推動(dòng)人工智能（AI）硬件發(fā)展更加高效。通過這種新方法，團(tuán)隊(duì)成功制造出了多層芯片，其中高質(zhì)量半導(dǎo)體材料層交替生長(zhǎng)，直接疊加在一起。

隨著計(jì)算機(jī)芯片表面容納晶體管數(shù)量接近物理極限，業(yè)界正在探索垂直擴(kuò)展——即通過堆疊晶體管和半導(dǎo)體元件到多個(gè)層次上來增加其數(shù)量，而非繼續(xù)縮小單個(gè)晶體管尺寸。這一策略被形象地比喻為“從建造平房轉(zhuǎn)向構(gòu)建高樓大廈”，旨在處理更多數(shù)據(jù)，實(shí)現(xiàn)比現(xiàn)有電子產(chǎn)品更加復(fù)雜的功能。

然而，在實(shí)現(xiàn)這一目標(biāo)的過程中遇到一個(gè)關(guān)鍵障礙：傳統(tǒng)上，將硅片作為半導(dǎo)體元件生長(zhǎng)的主要支撐平臺(tái)，體積龐大且每層都需要包含厚厚的硅“地板”，這不僅限制了設(shè)計(jì)靈活性，還降低了不同功能層之間的通信效率。

為了解決這個(gè)問題，工程師們開發(fā)了一種新的多層芯片設(shè)計(jì)方案，摒棄了對(duì)硅基板的依賴，并確保操作溫度保持在較低水平以保護(hù)底層電路。這種方法允許高性能晶體管、內(nèi)存以及邏輯元件可以在任何隨機(jī)晶體表面上構(gòu)建，而不再局限于傳統(tǒng)的硅基底。沒有了厚重的硅“地板”，各半導(dǎo)體層之間可以更直接地接觸，進(jìn)而改善層間通信質(zhì)量與速度，提升計(jì)算性能。

這項(xiàng)技術(shù)有望用于制造筆記本電腦、可穿戴設(shè)備中的AI硬件，其速度和功能性將媲美當(dāng)前的超級(jí)計(jì)算機(jī)，并具備與實(shí)體數(shù)據(jù)中心相匹配的數(shù)據(jù)存儲(chǔ)能力。這項(xiàng)突破為半導(dǎo)體行業(yè)帶來了巨大潛力，使芯片能夠超越傳統(tǒng)限制進(jìn)行堆疊，極大提升了人工智能、邏輯運(yùn)算及內(nèi)存應(yīng)用的計(jì)算能力。